基于FPGA的便携式视频显示系统的设计

0 引 言

随着数字多媒体和机器视觉技术的发展，图像采集处理技术在工业、军事、医学、消防等各个领域都有着极其广泛的应用，传统实时视频显示系统由于处理能力较低、体积大、可扩展性差、无法准确捕获实时视频的显示需求，数据采集的实时性直接影响到图像处理信息的及时性和准确性.论文设计出基于FPGA的VGA的图像传输平台，可以将摄像头采集到的图像数据，通过读取的方式直接显示在显示器上.为了验证图像采集的正确性，本设计中采用最直接的方法，使用VGA显示器显示，在实时图像采集时，可以便捷显示图像的各种变化[1].

图1 系统总体框架

1 系统的总体框架设计

实时视频显示系统设计方案如图1所示[2]，由采集外部影像的视频采集模块、管理各模块有序工作的PPL锁相环、视频数据处理模块和VGA显示模块组成，把采集到的即时影像显示在显示器上.OV7670数码摄像头的作用是对要显示的图像实时采集，并转化为相应的8位数字信号，利用处理器对要输出的格式进行相应处理，然后依据输出数字信号的时序，将所采集到的视频数字信号送入处理器进行处理，把处理后的有效数据量通过FIFO模块，存储在存储器SDRAM中进行缓冲，同时把存储器SDRAM中的视频图像数据量读出，根据相应的显示时序数据把视频图像送到显示器上显示出来.

1.1 系统的控制芯片

系统选用主芯片是EP2C8Q208C8N，包括供电模块，状态配置模块，晶振输入模块，配置芯片模块，JTAG程序下载模块.其中供电模块是指主芯片内核VCCINT的供电，四个IO板块，VCCIO1、VCCIO2、VCCIO3、VCCIO4的供电，锁相环的供电及晶振模块的供电.主芯片内核VCCINT和锁相环数字供电VCCD_PLL的提供1.2V的电压，四个IO板块VCCIO提供3.3V的电压，为保证锁相环能可靠的运行，在锁相环模拟供电VCCA_PLL的供电处，DC1.2V通过一个10 uH的滤波电感与104贴片电容组合成LC滤波电路后进入VCCA_PLL，系统中使用一个50MHZ的有源晶振为整个系统提供稳定的全局时钟，在有源晶振的供电处放置一个104的贴片电容，进行滤波.供电电路如图2.

中医药调节肿瘤转移前微环境虽然已有学者提出[29-30]，但关于转移前微环境的形成、功能、动力学等问题迄今尚未明确，需要进一步研究。希望利用中药多靶、微效、双向调节等特点，通过对肿瘤功能基因网络的影响，在肿瘤相关生物分子基因表达和组合上发挥整体调节作用。

图2 供电电路

串行配置芯片选择的是EPCS4SI8，是可编程逻辑工业领域中最低成本的配置芯，拥有系统可编程（ISP）、flash存储器访问接口、节省单板空间的小外形集成电路（SOIC）封装等高级特征，需要供电压3.3V，连接端口为DATA、DCLK、Ncs、ASDI四个，在 DCLK、Nce端口需要上拉电阻.JTAG下载方式可以直接将程序下载到芯片中，进行硬件调试，并且可以通过USB Blaster下载器，与QuartusII软件进行实时的硬件仿真，在软件编写与调试中起到了非常大的作用，在JTAG的TCK、TDO、TMS、TDI引脚处必须接一个10kΩ的上拉电阻.为了系统发生故障时，可以实现系统的重配置，在主芯片nCONFIG端口接一个上拉电阻后，用一个按键来实现芯片的重配置，可以清除通过JTAG直接下载到主芯片的程序，也可以清除配置芯片传至主芯片的程序，重新从配置芯片中引导.另在nSTATUS、nCONF-DONE引脚分别通过接LED灯，并用一个PNP三级管驱动LED灯的方式来实现下载状态与程序运行状态的指示.硬件电路如图3.

图3 配置芯片、JTAG下载、复位及指示电路

1.2 图像采集模块

图像传感器OV7670的接口时序有SCCB接口时序和图像数据输出时序，前者是欧姆尼图像技术公司开发的一种总线，在OV系列的图像传感器中应用广泛，OV7670的初始化使用的就是SCCB接口时序，它是由SCCB_E、SIO_C、SIO_D组成的三线总线，为了减少接线引脚，在OV7670上缩减为SIO_C和SIO_D两根，总线在启动传输过程中有两个时间参数，tPRA和tPRC，启动与终止时序如图7.SCCB的写时序由3相组成，分别是设备地址，寄存器地址，写寄存器的值，SCCB的读时序有4相组成，分别是设备地址、寄存器地址、设备地址、读寄存器的值. SCCB的读写时序[5-6]如图8.

图4 OV7670芯片应用电路

1.3 VGA视频图像显示模块

FPGA读取OV7670摄像头输出数据是通过软件模块CMOS_Capture进行的.该模块的输入输出如下：第一个是一行图像数据，后面两个是对起始点和终止点的放大，由图得出一行数据为5120/8=640，也就是一行数据有640个，其中8是一个CMOS_oCLK脉冲的宽度，COMS_oCLK的下降沿，数据稳定，可以作为CMOS_Capture后续模块的下降沿锁存信号.程序设计中，首先检测VSYNC信号上升沿，CMOS_VSYNC_over信号一个高电平输出表示一帧数据.该信号用于对图像帧的计数.然后将OV7670输出的8位RGB565数据转换成16位数据.因为RGB565格式是16Bits表示一个像素点，CMOS_oCLK为数据同步信号，当byte_state为1时，进行8位转成16位操作.为了使视频图像采集和显示同步，软件中构建了SDRAM2-FIFO-top数据存储与读取模块,实现采集数据的临时存储，把FIFO中的写使能端与摄像头的行同步信号相连接，当行同步信号有效时，就开始写FIFO，当FIFO标志位为低时，表示FIFO中已存入数据，开始控制SDRAM从FIFO中读取视频数据，将缓存的数据流无停顿地传送到输出端，实现显示图像的数据无缝处理[7].

系统时钟由锁相环输出时钟sdrampll、系统延时清零system_delay以及系统时钟的顶层驱动system_ctrl三个部分构成.为保证实时视频输出的稳定性，系统时钟的总时钟由EP2C8Q208C8N的锁相环输出，通过Quartus II定制一个锁相环sdram_pll，输出三路不同的时钟信号，供给系统各个模块的时钟，其输出分别为c0、c1、c2.其中c0为50MHz的时钟信号，供给图像传感器OV7670初始化模块、SDRAM数据读写模块、图像数据处理与缓存模块和VGA图像数据处理与显示驱动模块.c1是SDRAM的驱动时钟，c2是SDRAM的时钟输出.系统提供了一个清零的功能，通过system_delay模块的编写实现，通过一个顶层文件，将另外两个模块的程序连接，组成一个输入为clk与rst_n，输出为 sys_rst_n、clk_c0、clk_c1、clk_c2的系统时钟驱动模块system_ctrl.

图5 ADV7123应用电路

2 系统软件设计

系统软件程序是由VHDL语言与VerilogHDL两种语言组成.包括系统时钟设计模块、图像传感器OV7670初始化模块、图像数据采集与处理模块、VGA视频驱动显示模块.在systen_ctr:inst模块中利用PPL锁相环对时钟分频或倍频来得到各个模块需要的时钟和复位信号，模块I2C_AV_Cinfig:ins1t以iCLK与Irst_N为输入，输出为I2C_SCLK、I2C_SDAT以及Config_Done，负责OV7670摄像头的初始化和视频图像的采集，CMOS_Capture:inst2模块负责对OV7670输出的数据存储与读取,vga_top:inst4模块负责视频图像的转换与输出.软件模块如图6所示.

图6 软件模块

2.1 系统时钟设计模块

式中:μm 为混合油黏度，mPa·s;μA、μB为组分油黏度，mPa·s;X A、X B为组分油质量分数;α为经验常数;δA、δB、△δ分别为组分油 A、B的密度和密度差，kg/m3。

2.2 图像传感器初始化模块

图像采集使用OV7670数字摄像头，摄像头输出有16个引脚，分别是8位的数据输出D0－D7，SCCB数据口SIO_D，SCCB时钟输入口SIO_C，图像的数据格式可以输出帧同步信号VSYNC，行同步信号HREF，一个像素时钟PCLK输出一个像素，系统时钟输入XCLK，PWDN模式选择，以及复位寄存器口.摄像头输出的数据可为YUV或RGB等格式，可以通过设置PWDN的电平来进行工作与待机的控制，另外通过SCCB总线控制内部寄存器进行读写，使摄像头输出整帧、子采样、取窗口等方式的各种分辨率的图像数据，其输出的数据更容易进行解码，使图像数据更简便地显示在显示器上.采集图像前所需的系统时钟频率为25MHz,由FPGA处理器内部系统时钟通过分频得到[3]，硬件电路如图4.

图7 SCCB总线的启动和终止时序

图8 SCCB的读写时序图

2.3 图像数据采集与处理模块

系统中使用VGA视频图形阵列显示，它是由VESA视频信号标准协会的VSIS视频信号标准规范制——使用模拟信号的电脑显示标准.在接口协议中规定，R、G、B分别为红绿蓝三基色的模拟电压信号.HSYNC与VSYNC分别为行数据同步和场同步信号.使用ADV7123高速视频数模转换器，其内部的基准电压为1.235V，VAA供电为5V.系统中使用到的红色信号为R5-R9，绿色信号为G4-G9，蓝色信号为B4-B9，芯片时钟为主芯片锁相环输出的时钟信号，另外芯片还具有白屏输出功能，在需要时将BLANK信号拉低即可[4].硬件电路如图5所示.

2.4 VGA视频驱动显示模块

VGA驱动模块的作用要能够提供相应VGA时序，用来读取存储器SDRAM里的显示数据，把读取到的图像数据量送给视频转换芯片ADV7123进行视频格式转换，同时要产生行场同步信号，保证实现视频数据在VGA显示器中的实时显示.VGA显示采用的图像分辨率为640PX×480PX，60Hz，时钟频率为25MHz.VGA显示采用逐行扫描的方式来显示图像，故必须同时读存储器SDRAM中的奇、偶数的场数据，并将奇、偶场数据合并到一场中.在这里设计一个计数器，计数器为奇数时，读取奇数场数据进行显示，偶数时读取偶数场数据进行显示[8-9].通过实景和竖条等实验测试，结果表明，显示效果较好.VGA的显示时序如图9所示.

图9 显示时序图

3 结束语

论文提出了一种采用FPGA来实现的小型视频显示系统，它能够减少设计的硬件电路板尺寸大小，把系统的体积大大变小，成本降低，增加了灵活性与可靠性，把FPGA并行处理数据快速的特性应用在小型显示系统中，在产生同步信号的同时也能够读取存储的图像数据，解决了其他芯片设计的实时显示系统的体积与速度的问题.提高的显示的实时性,在工业现场图像显示、军事飞机控制、医学实时图像显示方面、消防救难中等有广泛的应用.

1.2.1 样品采集 于2014年5月(初花期)在各样地随机采集5份植株、根际土壤和田间土壤，8月(成熟期)田间收集种子，并清选。分别装于自封袋，标记，冰桶冷藏条件下带回实验室。

在阅读时，读到精妙处，忍不住击节叫好；读到伤感处，忍不住泪眼婆娑；读到激愤处，耐不住拍案而起；读到诙谐处，禁不住哑然失笑。有了知识的滋润，视野也开阔了许多，人也就逐渐强大起来。

参考文献：

[1] 和妍. 基于FPGA的图像采集处理系统研究[D]. 焦作：河南理工大学, 2010.

[2] 曾文兵, 张国平. 基于Cotex-M4内核的实时图像采集系统[J]. 电子设计工程，2017(14):175-178.

[3] 杨钦, 周云飞, 胡永兵. 基于FPGA的视频图像采集与显示系统设计[J]. 计算机工程与设计, 2013,34(6):1988-1992.

[4] 邓春健, 王琦, 徐秀知,等. 基于FPGA和ADV7123的VGA显示接口的设计和应用[J]. 电子器件, 2006,29(4):1325-1328.

[5] 李国兴, 杨芳. 基于FPGA的视频采集显示系统[J].电子科技, 2013, 26(2):22-24.

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[9] 宫珊.基于FPGA的实时图像采集处理显示系统[D].成都：电子科技大学,2017.